Synopsys Chip Synthesis 设计逻辑综合?

　简介
　　DC是业界优秀的设计综合工具，将行为级描述的设计在一定的规约下转化为逻辑结构。采用行为级描述可以提高逻辑设计的层次，减低逻辑设计的复杂度，提高设计效率。本门课程覆盖了ASIC综合设计的过程--从掌握用HDL（Verilog and VHDL）设计到产生后的门级网表。试验中Verilog和VHDL的实例都有讲解。

　　●　主要内容
　　　◎ 创建一个有时序驱动的设计
　　　◎ 创建设计约束
　　　◎ 设计综合及优化
　　　◎ 时序分析

　　●　适用以下人员
　　　◎ 具有数字IC设计的知识；
　　　◎ 了解Verilog 或VHDL；

Synopsys DFT Compiler?

●　课程简介：
　　　 DFT Compiler提供独创的"一遍测试综合"技术和解决方案。它和Design Compiler、Physical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期，方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。
　　 TetraMAX ATPG是业界功能强、易于使用的自动测试向量生成工具。针对不同的设计，TetraMAX可以在短的时间内，生成具有高故障覆盖率的小的测试向量集。TetraMAX支持全扫描、或不完全扫描设计，同时提供故障仿真和分析能力。　　

●　主要内容：
　　 1、 深刻理解DFTC和TetraMAX中测试的概念，在逻辑中怎样用D算法查找目标缺陷，明白为什么扫描路径对于支持ATPG是必须的，以及ATE怎样执行一个ATPG测试模式。
　　 2、 在基本DFTC测试流程中，将获得①建立缺省的测试参数；②执行测试编译；③检查扫描路径；④在块中插入扫描链；⑤在DFTC中预估故障覆盖率。
　　 3、 在大多数ASIC设计中，提高逻辑电路的可测性以及如何改善，如内部时钟、异步置位或复位信号等。
　　 4、 提高逻辑电路的测试覆盖率，如内部或外部三态总线、双向插脚、嵌入式存贮块等。
　　 5、 了解作为逻辑设计的另一方面的扫描路径插入，及如何管理复杂的设计，如自顶向下和自底向上方法、扫描链数和测试时间等。
　　 6、 了解转出一个设计到TetraMAX的关键步骤及测试协议文件所包含的信息等。

●????????? 课程安排
　　　　 第一部分
　　　　1、 Understanding Scan Testing
　　　　 2、 Baseline DFTC Flow
　　　　 第二部分
　　　　3、 DFT for General Logic
　　　　 4、 DFT for "Test-Resistant"Logic
　　　　 5、 How to Insert Scan Paths
　　　　 第三部分
　　 　　6、 Exporting to TetraMAX
　　　　 7、 Using TetraMax ATPG
　　　　 8、 Wrap-Up：Testing the SOC ?