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 班级规模及环境--热线:4008699035 手机:15921673576( 微信同号) |
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坚持小班授课，为保证培训效果，增加互动环节，每期人数限3到5人。 |
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上课时间和地点 |
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上课地点：【上海】：同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】：电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】：北京中山/福鑫大楼 【南京分部】：金港大厦(和燕路) 【武汉分部】：佳源大厦（高新二路） 【成都分部】：领馆区1号（中和大道） 【沈阳分部】：沈阳理工大学/六宅臻品 【郑州分部】：郑州大学/锦华大厦 【石家庄分部】：河北科技大学/瑞景大厦 【广州分部】：广粮大厦 【西安分部】：协同大厦
近开课时间(周末班/连续班/晚班）：2026年1月26日..课程再次升级....学用相长,注重实践....以质量求发展....合作共赢....实用实战....实战培训....用心服务..........--即将开课--............................(欢迎您垂询，视教育质量为生命！) |
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实验设备 |
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质量保障 |
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1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
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课程大纲 |
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| 时间 |
课程大纲 |
| 第一部分 |
| 学习目标 |
了解ARM体系结构及工作原理，掌握ARM指令集，学会操作ARM处理器的基本方法。 |
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1 cadence概述
1.1 集成电路发展趋势
1.2 常用EDA工具介绍
1.3 Cadende介绍以及模块构成
1.4 Cadence16.3的增加功能
1.5 pcb设计流程
2.原理图设计(Design Entry CIS（OrCAD）)
2.1 Cadence原理图设计工具的介绍
2.2 Design Entry CIS(OrCAD)的常用工具栏介绍
2.3 Design Entry CIS(OrCAD)项目设计流程
2.4 Design Entry CIS(OrCAD)项目建立
2.5 Design Entry CIS(OrCAD)的工作环境的建立
2.6 Design Entry CIS(OrCAD)的元件原理图封装库的建立
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2.7 Design Entry CIS(OrCAD)原理图以及原理图页面的编辑
2.8 Design Entry CIS(OrCAD)原理图元器件的编辑
2.9 Design Entry CIS(OrCAD)原理图走线（网络标号，OFFPAGE，PORT）
2.10 Design Entry CIS(OrCAD)原理图添加文字和图像
2.11 Design Entry CIS(OrCAD)平坦式和层次式设计方法以及模块的操作
2.12 Design Entry CIS(OrCAD)的常用技巧
2.13 Design Entry CIS(OrCAD) 原理图到PCB图的处理
2.14 Design Entry CIS(OrCAD) 设计规则的检查
2.15 Design Entry CIS(OrCAD)的生成BOM单和网络报表
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| 第二部分 |
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3.PCB Editor
3.1 PCB文件设计流程
3.2 PCB Editor设计平台的介绍
3.3 PCB Editor界面
3.4 PCB Editor工作环境的建立
3.5 PCB Editor全局设置
3.6 PCB Editor基本操作
3.7 PCB Editor操作的熟悉
4.元件PCB封装制作
4.1 PCB封装设计的理论知识
4.2 PCB封装设计的设计过程
4.3 PCB封装设计的设计过程的工具介绍（PAD Designer与Package designer）
4.4 PCB封装设计中的封装的设计
4.5 PCB封装设计中的不规则封装的设计（Shape Symbol的设计）
4.6 PCB封装设计中的焊盘的介绍（过孔的模型建立以及设计）
4.7 PCB封装设计中的规则焊盘封装的设计（Flash Symbol的设计）
4.8 PCB封装设计中的不规则焊盘封装的设计
4.9 盲孔埋孔的设计
4.10 PCB封装设计总结
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5.PCB版图设计
5.1 PCB Editor与其它模块的关系（交互）
5.2 PCB Editor设计流程
5.3 建立板框机械符号
5.4 创建电路板
5.5 导入网表
5.6 规划电路板，放置器件
5.7 布局
5.7.1 手工摆放元器件
5.7.2 按照“Room”布局
5.7.3 按照原理图布局
5.7.4 交互摆放原理图和pcb图
5.8 交换功能
6.约束管理器
6.1 约束管理器的介绍
6.2 约束管理器的优先级
6.3 设置间距规则
6.4 设置物理规则
6.5 设置元件属性
6.5.1 添加元件属性
6.5.2 添加网络属性
6.5.3 添加“Fix”和“Room”属性
6.5.4 属性和元素的显示
6.5.5 删除属性和元素
6.6 设置布线约束
6.6.1 创建Bus和差分对以及群组
6.6.2 设置线路以及阻抗
6.6.3 设置大/小传输延时，相对传输延时
6.7 约束管理器的其它设置
6.7.1 信号完整性设置
6.7.2 时序约束设置
6.7.3 在线检查模式
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| 第三部分 |
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7.布线
7.1 布线的基本原则
7.2 布线的基本设置
7.2.1 设置格点
7.2.2 过孔的编辑
7.2.3 导线的编辑
7.2.4 布线方法
7.2.5 布线调整
7.3 自动布线
7.3.1 使用Auto Router自动布线
7.3.2 使用CCT自动布线
8.铺铜
8.1 基本概念
8.2 平面层铺铜
8.2.1 为电源层铺铜
8.2.2 为Gnd层铺铜
8.3 分割平面层铺铜
8.3.1 使用Anti Etch分割平面层铺铜
8.3.2 添加多边形方法分割平面层铺铜
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9.PCB后续处理
9.1 可装配性检查
9.2 添加测试点
9.3 添加和删除泪滴
9.4 表面层铺铜
9.5 DRC检查
9.6 重排元件编号
9.7 文字的调整
9.8 丝印层调整
10.设计输出
10.1 输出光绘文件
10.1.1 设置Aperture参数
10.1.2 设置光绘参数
10.1.3 输出artwork文件
10.2 输出钻孔数据
10.2.1 颜色与可视性检查
10.2.2 钻孔文件参数设置与钻孔图的生成
10.3 生成Gerbel文件
10.4 PCB打印输出
10.5 输出元件清单
11.Cadence16.3的高级功能
11.1 env文件的格式和修改
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Troubleshooting Java Applications
Classpath Errors
Class Loaders
Common Java Errors
Troubleshooting Servers
Native Libraries
Threading Architecture
Work Managers
Deadlocks
Overload Protection
Deployment Problems
Troubleshooting JDBC
Data Source Management
Diagnostics
Debug Flags
Connectivity Problems
Connection Leaks
Database Availability
Troubleshooting JMS
Management
MBean Hierarchy
Message Logging
Diagnostics
Debug Flags
Overload Protection
Lost Messages
Duplicate Messages
Troubleshooting Security
SSL Internals
Keystore Management
Debug Flags
Common SSL Problems
Certificate Validation
Embedded LDAP
Security Audit
Common LDAP Problems
Troubleshooting Node Manager
Internals
Security
Common Issues
Troubleshooting Clusters
Plug-in Configuration
OHS Overview
Plug-in Connectivity
Plug-in Diagnostics
Unicast Communication
Replication Debug Flags
Typical Replication Issues
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