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              高压(HV)集成电路ESD/LU防护设计技术(高阶)
   入学要求

        学员学习本课程应具备下列基础知识:
        ◆电路系统的基本概念。

   班级规模及环境--热线:4008699035 手机:15921673576( 微信同号)
       坚持小班授课,为保证培训效果,增加互动环节,每期人数限3到5人。
   上课时间和地点
上课地点:【上海】:同济大学(沪西)/新城金郡商务楼(11号线白银路站) 【深圳分部】:电影大厦(地铁一号线大剧院站)/深圳大学成教院 【北京分部】:北京中山学院/福鑫大楼 【南京分部】:金港大厦(和燕路) 【武汉分部】:佳源大厦(高新二路) 【成都分部】:领馆区1号(中和大道) 【沈阳分部】:沈阳理工大学/六宅臻品 【郑州分部】:郑州大学/锦华大厦 【石家庄分部】:河北科技大学/瑞景大厦 【广州分部】:广粮大厦 【西安分部】:协同大厦
最近开课时间(周末班/连续班/晚班)
高压(HV)集成电路开课时间:v2020年10月1日(请抓紧报名)
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     ☆资深工程师授课

        
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   最新优惠
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   质量保障

        1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
        2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
        3、培训合格学员可享受免费推荐就业机会。

        高压(HV)集成电路ESD/LU防护设计技术(高阶)


课程说明及重点

高压制程电子产品一般最大的可靠性问题是静电放电(ESD) 很差、闩锁(LU)能力也很差,而且模拟高压电路输出端口又会占很大面积,这会影响使其ESD能力通常非常不佳。ESD)/LU破坏是影响IC可靠性的重要因素也是延缓产品上市的主因,因此无论由制程上、设计上全方位的防护措施是必要的。本课程是高压集成IC ESD/LU防护设计上之实务课程,更是各高压集成IC产品ESD可靠度防护上最热门的技术。

本课程将从各种HV CMOS元器件、晶圆厂技术平台、HV组件的汲极工程、高压元器件ESD/LU能力如何测试介绍起,进而谈论HV CMOS 的各电性、可靠度缺点、晶圆厂HV ESD/LU 防护设计法则及各种ESD/LU保护策略及如何保护HV LDMOS与HV 集成电路ESD/LU防护实际案例分析,最后期许学员能对HV制程工艺及组件结构充分理解,并熟悉HV IC静电防护及LU免疫设计之防制意义。

授课对象

现职从事模拟IC与电子产品之RD设计、布局、制造、产品应用与品管、品保、FA相关技术人员 (对ESD/LU防护已有认识者)。

课程大纲


第一阶段 :

I. High-Voltage CMOS Devices

◎ What’s an HV Technology ?

◎ How These Products Use the HV Process ?

◎ Foundry Technology Platform

II. Device Engineering for HV Devices

◎ Basic Concepts of an HV IC

◎ Well Engineerings

◎ Electrical Behaviors

III. HV ESD/LU Testing Issues

◎ How to Do an HV IC ESD Testing ?

◎ How to Do an HV IC Latch-up Testing ?

第二阶段:

III. Weakness Issues in the HV CMOS Process

◎ High Resistive ESD Element Influence

◎ Intrinsic HV nMOS Reliability Problem

◎ Why ESD Level of the HV-CMOS I/O Protection Circuit is So Bad ?

◎ How About the Occurred Failure Mode in the HV CMOS ?

◎ HV Multi-Finger O/P nMOS Driver Protection Challenge

◎ Impact of Low-Holding-Voltage Issue in HV CMOS Technology

IV HV ESD/LU Rules (ex: 5V/30V/40V)

◎ Foundry HV ESD Design Rules

◎ Foundry HV LU Design Rules

V. Some Strategies of ESD/LU Protection Design in a HV CMOS Process

◎ How to Improve Low Vh ?

◎ How to Adjust Vt1 ?

◎ How to Guarantee That Vt2 >Vt1 ?

◎ How About the Single Finger Width Effect ?

◎ Which One Device Is More Better ?

◎ How About the N-Well Effect in a HV Drain Side ?

Day 3:

VI. How to Protect the HV LDMOS?

◎How to Do a Good ESD Immunity in the HV LDMOS?

◎ESD Protection Methods & Patents for the HV LDMOS

VII. (HV ESD/LU Cases Study)

VIII. Summary

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.(2014年7月11).......................................................................................................